Xilinx系ZYNQ学习笔记（一）Vivado使用说明

系列文章目录

前言

最近买了块xilinx的FPGA进行学习

启示界面介绍

新建工程

主界面

鼠标放在选项上时会出现中文翻译

RTL分析与描述

RTL分析与描述：用 Verilog 语言去描述电路，进行语法错误检测（register-transfer level，寄存器传输级）

单击Schematic，打开 RTL 原理图。该原理图是依据 HDL 描述生成的，根据该原理图可以查看设计是否达到要求并加以修改。

这是用我们常见的数字逻辑器件搭建的原理图

设计与综合

在综合后的原理图视图中，电路网表即采用 FPGA 器件中拥有的基本元件来搭建，RTL 设计转化为基于 FPGA 底层资源的电路网表

可以查看 LUT的内部映射关系。在原理图窗口内选择 LUT对应的 Cell。在 Sources 窗口下方的 Cell Properties 窗口中，选择 Truth Table，可以看到逻辑表达式以及真值表

Report Utilization们可以得到工具针对当前设计的资源利用率的详细报告

LUT：查找表（Look-Up-Table)，本质上就是一个RAM。它把数据事先写入RAM后，每当输入一个信号就等于输入一个地址进行查表，找出地址对应的内容，然后输出。
FF：（Flip Flop）：触发器，时钟沿触发，可以存储1bit的数据，是reg的基本存储单位。
IO：外部引脚

引脚分配约束

Open Synthesized Design 来打开综合后的设计，只有综合后才能分配引脚，在菜单栏的layout中，I/O Planning view 点击进入 IO 规划视图界面

设计实现

将 FPGA 综合后的电路网表针某个具体指定的器件以及相关物理与性能约束进行优化、布局、布线并生成最终可以下载到
FPGA 芯片配置文件的过程。

实现过程分为几个子过程：

1. 优化设计 Opt Design : 针对所选器件，对逻辑设计进行优化，以便达到最优实现；
2. 功耗优化设计 Power Opt Design (可选):从降低功耗的角度，对逻辑设计进行优化；
3. 布局设计 Place Design(必选):将设计网表在所选器件上进行布局；
4. 布局后功耗优化 Post-Place Power Opt Design (可选):在布局之后的网表基础上优化功耗；
5. 布局后物理优化 Post-Place Phys Opt Design (可选):在布局之后的网表基础上进行物理优化，主要针对时序性能；
6. 布线设计 Route Design(必选): 在布局后的设计上，进行布线；
7. 布线后物理优化 Post-Route Phys Opt Design (可选):在布线后的设计上，参考布线后的设计延时，对逻辑、布局、布线等情况再次进行优化；
   

比特流文件的下载

将 Vivado 实现产生的网表文件转化为比特流文件，并且将比特流文件下载到 FPGA 芯片中。
编译好后，Open Hardware Manager

单击 Auto Connect 连接设备，右键单击 xc7a35t_0

固化程序

将程序烧写到片外 flash 上，在设置里面按照下图勾选-bin_file*,点击确定后，再重新生成一次 bit 文件，这个时候就
会在生成 bit 文件的同时也会生成 bin 文件。

之后添加flash器件，选择我们用的flash型号


之后选bin文件下载

如果想要清空可以把veritify和program选项去掉，只擦除

在 bin 文件烧写完后，需要拔掉下载器，重新上电才有现象

添加源文件

在 Sources 面板下单击+按钮，可以添加以下几种文件
Add or Create Constraints（添加或者创建约束）；
Add or Create Design Sources（添加或者创建设计源文件）；
Add or Create Simulation Sources（添加或者创建仿真文件）；